岗位职责： (1) 根据构架改动撰写或更新设计文档，定义模块接口与功能 (2) 负责模块微架构设计和代码实现，编写或改进相关模块的RTL 代码 (3) 负责代码质量检测和模块级综合，根据时序、面积、性能、功耗要求优化RTL 设计 (4) SOC前端设计与系统集成，如时钟，复位，系统控制，数据网络，PCIE，HBM； (5) SOC level LEDA, CDC 检查，综合，时序分析，sdc 生成，形式验证，支持后端工程师完成时序收敛 (6) 配合验证工程师一起验证逻辑功能的正确性 (7) 支持软件、驱动开发和硅片调试 任职要求： (1) 电子工程、微电子或相关专业的应届硕士研究生 (2) 熟悉Verilog HDL ,具有一定的RTL 开发经验，能够根据需求优化设计 (3) 具备以下任一经验者尤佳：熟悉计算机体系结构相关知识、熟悉CPU 或GPU 软硬件系统架构、熟悉低功耗设计，熟悉ARM架构和AMBA，熟悉前端设计流程和相关EDA工具如Verdi，Formality/LEC， DC， PT， Spyglass等 (4) 较强的解决问题能力，良好的沟通能力和团队协作能力 (5) 良好的英文文档阅读能力

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